基于层次法实现EOS芯片的后端设计(3)

来源：微计算机信息　作者：罗志华权进国杨华中　责任编辑：admin　发表时间:2012-03-21 17:19　

核心提示：层次法设计包含以下基本步骤： (1) 数据准备(Data Preparation) 准备好后端设计所需要的数据：网表(netlist)，时序约束文件(sdc),单元库(cell library),时序库(tlf)等等。 (2) I/O PAD放置根据芯片外管脚的定义和

层次法设计包含以下基本步骤：

(1) 数据准备(Data Preparation)

准备好后端设计所需要的数据：网表(netlist)，时序约束文件(sdc),单元库(cell library),时序库(tlf)等等。

(2) I/O PAD放置

根据芯片外管脚的定义和模块数据流向手工放置I/O PAD的位置，也可以通过编写TDF(top design format)文件，把PAD 位置进行限制，用自动布局布线工具读入这个文件即可。

(3) 布局规划(Floorplan)

根据设计的数据流向和功能模块的考虑，以及经验值，给出“core utilization”等参数的值的设置，如果之后的布线出现拥塞，可以适当调整这些参数的设置。

(4) 宏单元放置(Marco cell placement)

对模拟模块或者RAM,ROM等宏单元提前放置，一般根据数据流和功能要求放置，如果没有要求可以放置在靠近外围，这样不会影响到标准单元的布线。

(5) 电源(Power)

在PAD连上电源环给I/O供电，芯片内部还要在水平和垂直方向给出多组电源组，这些电源组都会连上沟道(row)的电源，以达到IR DROP的要求。

(6) 标准单元放置(Standard cell placement)

标准单元被放置在预先设置好的沟道(row)里面,这种放置可以时时序驱动的(timing driven)，也可以是功耗驱动的(power driven)。

(7) 时钟树生成(Clock tree synthesis)

由于时钟端的驱动能力有限，而且时序的好坏也是一个芯片的成败的关键，在所有的时钟驱动端加入一些缓冲器(Buffer)。

(8) 布线(Routing)

芯片的布线有总体(Global routing)布线和详细布线(Detail routing)两步,如果布线有很大的拥塞(congestion)，需要重新布局。

(9) 寄生参数提取(RC extraction)

利用寄生参数提取软件提取线网的寄生电阻和电容，并转换为延时值存到SDF(stand delay format)文件中。

(10) 静态时序分析STA(static timing analysis)

静态时序分析是运用软件计算芯片的时序是否符合设计所要求的时序，如果违反可以进行工程变更(ECO)来修正。

(11) 工程变更ECO(engineering change order)
工程变更是对版图的局部修改，并完成从布局到STA的步骤的统称，一般是加入一些单元，或者替换一些单元来达到对时序的修改。

(12) 设计规则检查DRC(design rule check)和版图与电路图比较LVS(layout versus schematic) [4] 。

层次法设计具有许多优点，主要是它可以对模块施加灵活而严格的约束，可以允许多个物理设计人员并行工作，提高物理设计的并行性，能够减少一些重复的迭代工作，由于增加了许多对功能模块的操作，还可以节约系统资源。层次法设计也有其局限性，主要是设计过程复杂，对含有多个IP模块的设计需要对每个模块进行优化工作，层次法设计对于规模不大的设计优化功能并不明显。(责任编辑：admin)

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